硅芯科技自研3Sheng Integration Platform，实现三维堆叠芯片的系统级规划、物理实现与分析、可测性与可靠性设计等，集成“系统-测试-综合-仿真-验证”五引擎合一，具有统一数据底座，支持三维异构集成系统的敏捷开发与可定制化的协同设计优化，并在多个功能和性能上具有独创性。
直面需求
3月在HiPi联盟大会，已听到多位业内顶级设计专家发声Chiplet和3D IC对设计和EDA挑战。近年来国内设计三维异构集成芯片的困扰似乎集中于设计出的堆叠结构，却在仿真和验证以后仍然发现诸多问题！于是“缺乏架构设计，急需设计协同和优化，设计要素全线左移”已经成为了业界对三维芯片堆叠设计的共识！要做一个设计，初心始于SoC的迭代，如果没有架构设计，严格说是能融合支持IP划分、工艺选择、版图探索、前仿真、互连检查与优化、基于电源和热的物理实现、跨Die物理签核的多点协同设计的架构设计和早期分析工具，那这样的设计通常会南辕北辙。
在近期硅芯科技的行业分享讲座上，创始人赵毅博士基于业界3D IC设计遇到的问题做了又一轮的总结。其中提到：顶层架构对于应用场景、有效探索和规划收敛，以及对于诸多预分析问题的针对性解决策略；面向封装设施，涉及从互连角度对于单Chiplet、凸点、I/O等设计间的数据trade-off、高复杂度中介层布线优化、各种信号线设计指标的对策等问题；在综合设计指标层面，提出了PPPAC新框架中对于先进封装工艺方案的效益匹配、如何利用封装结构做性能-成本-稳定性的协同，以及贯穿各级设计的测试与容错机制。
其中，重要提及的是top层的架构贯穿始终，配合架构设计的整套综合与验证才是有效的。在先进封装的工艺发展，已经进入到PPPAC的三维设计指标阶段，新的设计指标们需要我们从架构到性能的协同、设计到封装的协同，以及签核到封装的协同共同来考虑问题。
多芯片集成设计中，多个关键问题都聚焦在架构端：若不能在早期的物理和性能上规划好设计方案，后面大量的工作可能也就是试错，甚至大量的仿真和验证，在面对大量复杂互连资源中也仅仅是亡羊补牢。硅芯科技在这个时间推出Chiplet架构设计工具——3Sheng_Zenith系统建模工具，希望和业界同仁共同面对Chiplet和先进封装目前遇到的首要问题。
3Sheng Integration Zenith多芯片集成系统建模工具
1. 系统级规划——从partition到floorplan
2. 互连设计与优化——接口设计与布线优化
3. 系统早期分析——架构前仿真和成本模型
期待SiChip和业界设计师们一起深入交流三维堆叠芯片的有效设计思路和EDA/IP之道。 如您想了解或希望获得更多该方面内容，请点击“硅芯科技”公众号原文末左下角“阅读原文”or扫描二维码，获取SiChip的3Sheng Integration紫皮书。
